FPGA Verilog - クロック信号 Verilog でクロック信号を作った。 コード 1 2 3 4 5 6 7 8 9 10 11 12 13 14 `timescale 1ns / 100ps module tb1; // 100MHz logic clk_100mhz; initial clk_100mhz = 1; always #(5) clk_100mhz = ~clk_100mhz; endmodule 結果
