ブログ

Vivado・クロック信号

2023年12月4日

`timescale 1ns / 100ps

module tb1;

// 100MHz
    logic clk_100mhz;

    initial
        clk_100mhz = 1;

    always #(5)
        clk_100mhz = ~clk_100mhz;

endmodule

検索

icysamon

RSS Link – 雑記帳だけ

Theme laks By icysamon｜プライバシーポリシー

ブログ

Vivado・クロック信号

検索

icysamon

カテゴリー